О ремонте десктопной DDR4-памяти

Бурное развитие программного обеспечения, связанного с искусственным интеллектом привело к значительному подорожанию видеокарт и оперативной памяти. Даже модули RAM старых поколений, например, на чипах DDR4, выросли в цене. В связи с этим стала востребованной реанимация неисправных планок памяти большого объема, либо установка более современных и емких микросхем памяти на старые модули. Если производится замена 1-2 микросхем памяти или SPD-чипа, такой ремонт вполне оправдан.

В данной статье сделана попытка собрать информацию, которая поможет в ремонте памяти DDR4 SDRAM UDIMM, использующейся на домашних компьютерах. Материал, изложенный далее, субъективен и не претендует на полноту.

Устройство десктопной памяти DDR4 SDRAM UDIMM

DDR4 SDRAM UDIMM (Unbuffered Dual In-line Memory Module) представляет собой печатный модуль, который объединяет несколько чипов динамической памяти с дополнительными компонентами на одной плате. Модуль состоит из нескольких ключевых элементов:

• Текстолитовая основа (PCB): Многослойная печатная плата с очень тонкими медными дорожками. Многослойность необходима, так как сотни соединений должны идти от контактов к чипам, не пересекающихся между собой.
  
• Чипы памяти (DRAM ICs): Основные элементы хранения информации. В DDR4 используются чипы с BGA-разъемом (Ball Grid Array), где контакт осуществляется через маленькие оловянные шарики под корпусом микросхемы.
  
• Чип SPD (Serial Presence Detect): Маленькая EEPROM-память, в которой хранится «паспорт» модуля: его производитель, объем, тайминги, рабочие частоты и напряжение. BIOS считывает эти данные при включении ПК.
  
• Контактная площадка («Золотые пальцы»): Нижняя кромка модуля с медными дорожками, покрытыми золотом для предотвращения окисления и обеспечения качественного контакта с материнской платой.
  
• Пассивные компоненты: SMD-резисторы и конденсаторы, которые выполняют функции фильтрации помех (шумоподавители) и согласования импеданса линий передачи данных.
  

Основные детали памяти DDR4 SDRAM UDIMM:

• 8 или 16 BGA-чипов памяти разной плотности (например, 4 Гбит или 8 Гбит на один чип) с 78 или 96 шарами (SDRAM-микросхемы динамической памяти с произвольным доступом), обычно производства Samsung, SK Hynix и Micron;
  
• энергонезависимый чип SPD/EEPROM, в котором записывается микропрограмма с характеристиками работы модуля памяти (объем, частота, тайминги, напряжение). Обычно это микросхема в корпусе SOT-16 или SOP-8 (например, EP29TL04);
  

• опционально, датчик температуры (термистор);
  

• вспомогательные SMD-элементы: керамические/танталовые фильтрующие и развязывающие конденсаторы, дросселя, резисторы и их сборки;
  
• многослойная печатная плата;
  
• золоченые контактные группы (288 контактов);
  
• радиатор (опционально).
  

DDR4 использует раздельное питание для разных подсистем:

1. VDD/VDDQ (1.2 В) — питание +1.2V логики + шины данных, контакты 61, 64, 67, 70, 73, 76, 80, 83, 85, 88, 90, 92 (передняя сторона платы) + аналогичные на обратной стороне. Обычно эти контакты работают синхронно и соединены между собой. На каждом контакте как можно ближе к чипу памяти стоит керамический фильтрующий конденсатор на 0.01–0.1 мкФ. Ближе к разъемам планки памяти по этим линиям ставят конденсаторы большего номинала (тантал/керамика) на 10–22 мкФ, плюс SMD-дросселя.
   
2. VSS/VSSQ (0 В) — общая земля (GND).
   
3. Vpp (2.5 В) — вольтаж 2.50В ± 0.125В активации строк/банков DRAM, контакты 142, 143 (передняя часть планки), 286–288 (задняя). Здесь ставят фильтующие емкости на 1–2 мкФ. Для контроля этого напряжения на материнской плате используется подтяжка к шине SMBus/CPU.
   
4. VTT (~0.6 В) — терминация шины CA, контакты 77 и 221.
   
5. Опорное напряжение для шины CA (VREFCA), контакт 146, подтянут к VSS через RC-фильтр для сглаживания шумов.
   
6. Питание EEPROM SPD (VDDSPD), контакт 284, обычно 3.3В.
   

Требуется строгое ограничение VDDQ ≤ VDD, чтобы избежать обратного тока через транзисторы выходов. Синхронность VDD и VDDQ критична для стабильности внутренних регенераторов (latchers) и согласования уровней сигналов на высоких частотах.

Импеданс по силовым линиям — обычно в пределах от 50 — до нескольких сотен Ом.

Рекомендуемые условия постоянного тока для питания DDR4 SDRAM UDIMM:

• VDD (Напряжение питания логики): Мин. 1.14В | Тип. 1.2В | Макс. 1.26В
• VDDQ (Напряжение питания выходов данных): Мин. 1.14В | Тип. 1.2В | Макс. 1.26В
• Vpp (Напряжение питания для активации ядра DRAM): Мин. 2.375В | Тип. 2.5В | Макс. 2.75В.

При любых условиях эксплуатации напряжение VDDQ должно быть меньше или равно напряжению VDD. Напряжение VDDQ синхронно меняется вместе с VDD. Значения вольтажей VDD и VDDQ должны отличаться не более чем на 300 мВ друг от друга. Значение VREFCA не должно превышать 0.6 × VDDQ. Если VDD и VDDQ меньше 500 мВ, то VREFCA может быть до 300 мВ. Напряжение Vpp должно быть равным или большим, чем напряжение VDD/VDDQ в любое время.

Максимально допустимые значения постоянного напряжения (Absolute Maximum DC Ratings) для DDR4-памяти:

• VDD (Питание логики). Напряжение на выводе VDD относительно земли (Vss) должно быть в диапазоне от -0.3 до 1.5 В.
  
• VDDQ (Питание данных). Напряжение на выводе VDDQ относительно земли (Vss) должно быть в диапазоне от -0.3 до 1.5 В.
  
• Vpp (Питание активации). Напряжение на выводе VPP относительно земли (Vss) должно быть в диапазоне от от -0.3 до 3.0 В.
  
  VIN, VOUT (Все остальные контакты питания). Напряжение на любом выводе чипа, кроме VREFCA, относительно земли (Vss) должно быть в диапазоне от от -0.3 до 1.5 В.
  
  
  

Назначение контактов на планке DDR4-памяти

На планках памяти DDR4-типа разделены цепи питания логики (VDD), выводов данных (VDDQ/VSSQ) и питания ядра активации строк/банков (Vpp). Это необходимо для снижения шума, повышения энергоэффективности и обеспечения стабильности таймингов на высоких частотах.

Распиновка 288-контактной памяти DDR4 UDIMM в виде списка, разделённая на фронтальную и заднюю стороны:

Фронтальная сторона (Pins 1–144):

Задняя сторона (Pins 145–288):

где:

• _n – сигнал активного низкого уровня
  
• _t / _c – неинвертированный (True) и инвертированный (Complementary) каналы дифференциальной пары
  
• DM_n/DBI_n, NC – на некоторых плотностях памяти (напр., 4Gb/8Gb) вывод объединён с NC или переопределяется под инверсию шины данных (DBI)
  
• SA0-SA2, SCL, SDA, VDDSPD – выводы шины I²C для чтения SPD-памяти (характеристики модуля)
  
• Физический вырез (notch) расположен между пинами 170–171.
  

Каждый вывод ZQ на планке DDR4-памяти обычно соединен с внешним калибровочным резистором (240Ω ±1%), замкнутым на GND.

Пример функциональной блок-схемы DDR4 SDRAM UDIMM:

Информация по некоторым чипам DDR4-памяти компании Hynix:

Назначение контактов на чипах DDR4-памяти

Все контакты чипа DDR4 можно разделить на пять основных групп:

1. Линии питания и заземления

Эти контакты обеспечивают работу внутренних транзисторов и конденсаторов внутри кристалла.

2. Шина данных (DQ и DQS)

Это основные «магистрали», по которым информация перетекает из памяти в процессор и обратно.

• DQ0 — DQn (Data bus): Это линии передачи самих данных. Один чип обычно отвечает за несколько линий (например, 4 или 8 бит). Данные передаются дифференциально.
  
• DQS / DQS_C (Data Strobe): Стробирующие сигналы. Это «метки», которые говорят контроллеру памяти: «Данные в линиях DQ сейчас валидны, считывай их». Без них синхронизация на скоростях 2400–3200+ МГц была бы невозможна.
  

3. Адресная и командная шина

Эти контакты говорят чипу, где именно в его структуре лежат нужные данные и что с ними делать.

4. Сигналы синхронизации и управления

Служат для точной подстройки работы памяти под тайминги процессора.

• CK, /CK (Clock): Тактовый сигнал. Весь модуль DDR4 работает строго в ритме этих импульсов.
  
• CKE (Clock Enable): Позволяет модулю уходить в режимы энергосбережения, «отключая» тактовый генератор.
  
• CS# (Chip Select): Выбирает конкретный чип на модуле для выполнения команды. Если CS# не активен, чип игнорирует все команды.
  
• ACT_n (Activate): Указывает чипу, что следующая команда будет командой активации строки (ACTIVATE).
  

5. Специальные функции

• ODT (On-Die Termination): Включает или выключает встроенные в чип терминаторы (резисторы), которые гасят отражения сигнала на высокоскоростных линиях. Это предотвращает появление помех («эха»).
  
• ALERT_n: Сигнал, с помощью которого чип может сообщить контроллеру об ошибке (например, при использовании ECC-памяти).
  

Обрывы в линиях питания (VDD​, VPP​) приводят к тому, что чип памяти вообще не включается. Повреждение линий DQ или DQS приводит к ошибкам чтения/записи (bit flips), а проблемы с адресными линиями или CS# обычно вызывают зависание операционной системы (BSOD).

Распиновка 78ball FBGA-чипа (x4 Package Ball out, Top view):

Распиновка 78ball FBGA-чипа (x8 Package Ball out, Top view):

Распиновка микросхем DDR4-памяти с 96ball FBGA=контактами (x16 Package Ball out, Top view):

Описание функциональных выводов микросхем DDR4-памяти:

• CK_t, CK_c (Входной сигнал) — дифференциальные тактовые входы. Все входные сигналы адреса и управления фиксируются (семплируются) по нарастающему фронту CK_t и нисходящему фронту CK_c.

• CKE (CKE1) (Входной сигнал) — Clock Enable (Разрешение тактирования). Высокий уровень (HIGH) активирует чип, низкий (LOW) — деактивирует. При LOW происходит предзарядка микросхемы и переход в режим Low Power Self-Refresh (низкоэнергетическая самоподдерживающаяся память). Во время работы в Power-Down все входные буферы, кроме CK, CS_n, ODT и CKE, отключаются. Сигнал CKE должен поддерживаться на высоком уровне во всех операциях чтения/записи после инициализации.

• CS_n, {CS1_n} (Входной сигнал) — Chip Select (Выбор чипа). Все команды маскируются, когда CS_n находится в состоянии HIGH. Сигнал CS1_n используется для внешних команд кода. На системах с несколькими ранками (Ranks) CS_n служит для расширенного выбора банка на базе внешнего кода команды.

• C0/C1/C2 (Входной сигнал) — Chip ID (Идентификатор чипа). Используется только в 3D-стэковой памяти (3DS) для стэков высотой 2, 4 или 8 слоев через TSV-переходы. Служит для выбора каждого среза (slice) связанного компонента.

• ODTn, {ODT1} (Входной сигнал) — On Die Termination (Встроенная терминация). Зафиксированный высокий уровень (HIGH) активирует сопротивление терминации на выходах данных. При включении применяется к каждому сигналу DQ, DQS_t, DQS_c и DM_n/DBL_n/TDQS_L/N/TDQS_C (или к MR1 для конфигурации x8). Вывод ODT игнорируется, если в регистре MR1 настроено отключение RTT_NOM.

• ACT_n (Входной сигнал) — Activation Command (Команда активации). Определяет команду активации, которая вводится совместно с CS_n. Входные выводы используются вместе с CAS_n/A15 и WE_n/A14, выступая соответственно как адреса строк A16, A15 и A14.

• RAS_n/A16, CAS_n/A15, WE_n/A14 (Входной сигнал) — Многофункциональные выводы ввода команды. В комбинации с ACT_n (состояние LOW) используются как адреса A16, A15 и A14. При ACT_n = HIGH становятся командами чтения (Read), записи (Write) и других команд в соответствии с таблицей истинности команд DDR4.

• DM_n/DBI_n/TDQS_n / (DMU или DBI_u) (Выходной/Входной сигнал) — Data Mask & Data Bus Inversion (Маска данных и инверсия шины данных). DM — входной сигнал маски для записываемых данных. Уровень DM семплируется на обоих фронтах сигнала DQS, смешивается с сигналом DBI согласно настройкам битов A10,A11 в регистре MR1. Для устройств ширины x8 функция DM или TDQS активируется установкой A11 в MR1. В конфигурации x8t, если DBI_L = LOW, данные выводятся/записываются инвертированными; если DBI_L = HIGH — не инвертируются. Поддержка TDQS доступна только в конфигурации x8.

• BG0 – BG1 (Входной сигнал) — Bank Group Inputs (Входы групп банков). Определяют, к какой группе банков будет применена команда Active, Write или Precharge. Также определяют, какой регистр режима (mode register) доступен во время цикла MRS. Для конфигураций x4/x8 используется только BG0, для x16 — также только BG0.

• BA0 – BA1 (Входной сигнал) — Bank Address Inputs (Входы адресов банков). Определяют, к какому конкретному банку будет применена команда Active, Write или Precharge. Адрес банка также указывает, какой регистр режима или расширенный регистр режима (extended mode register) доступен во время цикла MRS.

• A0 – A17 (Входной сигнал) — Входные адреса: Подают адрес строки для команды ACTIVATE и адрес столбца для команд Read/Write, выбирающий одну ячейку в соответствующем банке. (Выводы A10/AP, A12/BC_n, RAS_n/A16, CAS_n/A15 и WE_n/A14 имеют дополнительные функции, см. ниже. Адресные выводы также передают код операции во время команд установки регистров режима (Mode Register Set). Вывод A17 определён только для конфигурации памяти ширины x4.)

• A10 / AP (Входной сигнал) — Автоматический предзаряд (Auto-precharge): Сигнал AP семплируется при командах Read/Write для определения необходимости выполнения предзаряда банка после операции чтения/записи. (HIGH: автоматический предзаряд; LOW: без автоматического предзаряда). Вывод A10 семплируется во время команды Pre-charge, чтобы определить, применяется ли предзаряд к одному банку (A10 LOW) или ко всем банкам (A10 HIGH). Если предзаряд нужен только одному банку, он выбирается по адресам банка.

• A12 / BC_n (Входной сигнал) — Разбивка потока (Burst Chop): Сигнал BC_n семплируется при командах Read и Write для определения, будет ли выполнена разбивка борта данных на лету (on-the-fly). (HIGH: без разбивки; LOW: поток разбит). Подробности см. в таблице истинности команд DDR4.

• RESET_n (Входной сигнал) — Асинхронный сброс (активный низкий уровень): Сброс активируется при состоянии RESET_n = LOW и деактивируется при RESET_n = HIGH. В нормальном режиме работы RESET_n должен находиться в состоянии HIGH. Это сигнал CMOS с размахом от шины до шины, где высокий логический уровень равен 80% от VDDQ, а низкий — 20% от VDDQ.

• DQ (Вход/Выход) — Вход/выход данных: Двунаправленные сигналы. Каждый вывод DQ активируется через регистр режима, затем к концу борта данных добавляется код CRC. Любой из выводов DQ0~DQ3 может использоваться для индикации внутреннего уровня Vref во время тестов при установке бита в MR4 = High. В этом режиме значение RTT должно быть установлено в состояние Hi-Z. Какие именно выводы DQ используются для теста, указывается в спецификациях конкретного производителя.

• DQS_t, DQS_c, DQSU_t / DQSU_c, DQSL_t/ DQSL_c (Вход/Выход) — Импульсный сигнал данных (Data Strobe): Выходной при чтении данных, входной при записи. Выравнивается по фронту для чтения и центрируется относительно данных для записи. Для конфигурации x16: DSSL соответствует данным на линиях DQ0–DQ7; DQSU — на DQ8–DQ15. Импульсные сигналы DQS_t, DQS_L_t и DQSU_c связаны с дифференциальными парами (DQS_n, DQS_c) и DQSL_c соответственно для поддержки дифференциального сигналового пути при чтении и записи. DDR4 SDRAM поддерживает только дифференциальные импульсные сигналы и не поддерживает однолинейный режим.

• TDQS_t / TDQS_c (Выходной сигнал) — Импульсный сигнал встроенной терминации (Termination Data Strobe): Применим только для DRAM ширины x8. При включении через регистр режима (A11 = 1 в MR1) чип активирует функцию сопротивления терминации на выводах TDQS_t/TDQS_c. При отключении (A11 = 0 в MR1) выводы DM/DBI/TDQS выполняют функцию маски данных или инверсии шины данных в зависимости от настроек MRS; биты A11, A12 и A10 для функции TDQS не используются. DRAM ширины x4/x16 должны отключить функцию TDQS через установку A11 = 0 в MR1.

• PAR (Входной сигнал) — Вход четности команды и адреса: DDR4 поддерживает проверку чётности (Even Parity) при обмене командами с DRAM. После включения через регистр в MR1, чип вычисляет чётность для сигналов ACT_n, RAS_n/A16, CAS_n/A15, WE_n/A14, BG0–BG1, BA0–BA1, A17, A1–A0 и C0–C2 (для устройств ширины x8). Уровень входной четности должен поддерживаться на фронте тактового сигнала одновременно с командой и адресом при условии CS_n = LOW.

• ALERT_n (Выходной сигнал) — Сигнал уведомления об ошибках: Выполняет несколько функций, включая флаг ошибки CRC и флаг ошибки проверки четности команды и адреса. Если возникает ошибка в CRC, сигнал Alert_n переходит в состояние LOW на определённое время, затем возвращается в HIGH. Если обнаружена ошибка в проверке четности команды и адреса, Alert_n остаётся в состоянии LOW относительно длительное время, пока не завершатся внутренние транзакции восстановления чипа DRAM. В режиме проверки связи (Connectivity Test mode) этот вывод работает как вход. Использование данного сигнала не зависит от архитектуры системы. Если сигнал не подключен к схеме, вывод ALERT_n должен быть зафиксирован на уровне напряжения питания (VDD/VDDQ) на плате.

• TEN (Входной сигнал) — Включение режима теста подключения (Connectivity Test Mode Enable): Обязателен для устройств ширины x16 и является дополнительным входом для конфигураций x4/x8 с плотностью 8 Гбит и выше. Высокий уровень (HIGH) на этом выводе активирует режим теста подключения совместно с другими выводами. Это CMOS-сигнал, изменяющийся в полном диапазоне напряжений, с пороговыми уровнями высокого и низкого состояния на уровне 80% и 20% от VDDQ. Использование сигнала зависит от архитектуры системы. Внутри чипа DRAM этот вывод может быть подтянут к низкому уровню (VSS) через слабый pull-down резистор.

• NC (Не используется) — Не подключено (No Connect): Внутреннее электрическое соединение с этим выводом отсутствует. Он предназначен для физического контакта на печатной плате, но не подключён ни к каким внутренним цепям чипа.

• VDDQ (Питание) — Питание выходных/входных цепей данных (DQ Power Supply): 1.2 В ± 0.06В

• VSSQ (Питание) — Земля цепей данных (DQ Ground).

• VDD (Питание) — Основное питание логики памяти: 1.2 В ± 0.06 В.

• VSS (Питание) — Общая земля (Ground / GND).

• Vpp (Питание) — Питание для активации DRAM (DRAM Activation Power Supply): 2.5 В (мин. 2.375 В, макс. 2.75 В).

• VREFCA (Питание/Референс) — Эталонное напряжение для шины команд и адреса (Reference voltage for CA).

• ZQ (Питание/Референс) — Референсный вывод для ZQ-калибровки импеданса (Reference pin for ZQ calibration).

Выводы, используемые только как входы (BG0–BG1, BA0–BA1, A0–A17, ACT_n, RAS_n/A16, CAS_n/A15, WE_n/A14, CS_n, CKE, ODT и RESET_n) не имеют встроенных терминационных резисторов (сопротивлений согласования или подтяжки).

Типичные неисправности и диагностика DDR4-памяти

Ошибки оперативной памяти могут проявляться по-разному: от полного отказа системы до едва заметных сбоев в работе программ. Основные признаки:

• BSOD (Синий экран смерти) в Windows: Чаще всего с кодами MEMORY_MANAGEMENT, PAGE_FAULT_IN_NONPAGED_AREA или CRITICAL_PROCESS_DIED.
  
• Самопроизвольные перезагрузки и зависания: Компьютер может «замереть» на несколько секунд или внезапно уйти в ребут.
  
• Проблемы с загрузкой (POST): Материнская плата выдает звуковые сигналы ошибки или зажигается индикатор DRAM-LED, а изображение на монитор не выводится.
  
• Ошибки при установке или запуске тяжелого ПО: Программы могут закрываться с ошибками сегментации или «вылетать» без объяснения причин.
  

В первую очередь подозреваемый модуль памяти нужно проверить на наличие механических повреждений, окислов, сбитых элементов, непропаев/замыканий и прогаров.

Отсутствующий керамический конденсатор по линии питания VDD:

Для этого нужно использовать микроскоп, так как невооруженным взглядом невозможно качественно исследовать ремонтируемую плату.

Иногда проблемы с памятью могут быть вызваны плохими контактами в месте соединения планки с разъемом:

Поэтому прежде всего нужно протереть контакты планки, памяти ластиком/ спиртом, а также очистить контакты разъема материнской платы.

Для проверки чипов памяти на ошибки, удобно использовать программу MemTest86. Она позволяет тестировать даже некачественную память:

Обычно сбойная память сразу после начала теста начинает сыпать ошибками, например, модуль памяти Gskill F4-3200C16-16GSXFB не работает даже на частоте 2133 МГц:

Профессиональная версия MemTest86 может показывать сбойные планки, а версия Site Edition — поврежденные чипы.

Для аппаратной диагностики DDR4-памяти можно использовать DDR4 DIMM Memory Tester с AliExpress:

Если планка памяти работает со сбоями, определяется компьютером через раз, периодически возникают «синие экраны смерти», имеются ошибки при запуске тестов памяти, причиной может быть плохая пайка BGA-шаров, перегиб печатной платы с повреждением дорожек, нарушение электрических контактов между электронными элементами, трещины дорожек и т. д. В этом случае неисправность можно устранить пропаиванием контактов (реболлом), восстановлением дорожек проводом, заменой поврежденного участка печатной платы.

Проблемы с контактами BGA-шаров обычно проявляются в виде ошибкок в MemTest86, нестабильной работе под нагрузкой, самопроизвольных перезагрузках компьютера. Для диагностики такой проблемы нужно произвести прогрев микросхем памяти терммофеном при температуре порядка 300-320°C по 5-8 секунд на каждый чип, после чего дать планке остыть естественным путем. При устранении проблемы нужно произвести реболл или замену проблемного чипа памяти. Найти проблемную микросхему можно проанализировав логи MemTest86 или подобных программ.

При выходе из строя чипа SPD планка памяти вообще не определяется, компьютер зависает на этапе прохождения BIOS. В этом случае обычно нужно заменить чип EEPROM на заведомо исправный и совместимый.

При износе (деградации) чипов памяти при тестировании могут появляться постоянные ошибки в конкретных адресах памяти (плохие блоки). В этом случае нужно производить замену вышедшего из строя чипа на аналогичный или, если это возможно, программно отключать сбойный сектор.

Перед установкой неисправной планки памяти в компьютер желательно измерить сопротивления по линиям питания и дифпарам. Для этого нужно знать назначение контактов на планке памяти и на микросхемах памяти.

Если планка не определяется или вызывает BSOD на высоких частотах , нужно проверить напряжения VTT и VREFCA осциллографом. Они должны быть стабильны, пульсации < 30 мВ.

При перегреве слота или ошибках памяти нужно проверить напряжение Vpp под нагрузкой.